32纳米制程技术原理详解

　　32纳米制成技术是基于45纳米技术的改良版本，总体归纳起来组要有以下三点。
　　1：32纳米制程技术的基础是第二代高k 金属栅极晶体管。英特尔对第一代高k 金属栅极晶体管进行了众多改进。在45纳米制程中，高k电介质的等效氧化层厚度为1.0纳米。而在32纳米制程中，由于在关键层上首次使用沉浸式光刻技术，所以此氧化层的厚度仅为0.9纳米，而栅极长度则缩短为30纳米。晶体管的栅极间距每两年缩小0.7倍——32纳米制程采用了业内最紧凑的栅极间距（ 第一代32nm技术将使112.5nm栅极间距 ）。32纳米制程采用了与英特尔45纳米制程一样的置换金属栅极工艺流程，这样有利于英特尔充分利用现有的成功工艺。这些改进对于缩小集成电路（IC）尺寸、提高晶体管的性能至关重要。
　　采用高k 金属栅极晶体管的32纳米制程技术可以帮助设计人员同时优化电路的尺寸和性能。由于氧化层厚度减小，栅极长度缩短，晶体管的性能可以提高22%以上。这些晶体管的驱动电流和栅极长度创造了业内最佳纪录。
　　英特尔的第一颗32纳米 SRAM芯片在2007年9月就已经完成，晶体管数量超过19亿个，单元面积0.171平方微米，容量291Mb，运行速度4GHz，相对比而言，45nm时代处理器的单元面积是0.346平方微米(AMD的是0.370平方微米)。
<P align=center><table cellspacing=0 cellpadding=0 border=0><tr><td><IMG id=mainImage src="http://photocdn.sohu.com/20100107/Img269440818.jpg"></td></tr></table>
<P align=center>　　图:晶体管的栅极间距大幅缩小图3：晶体管的栅极间距大幅缩小
　　2：32纳米技术针对漏电电流做出了优化。与45纳米制程相比，NMOS晶体管的漏电量减少5倍多，PMOS晶体管的漏电量则减少10倍以上。换句话讲，根据NMOS、PMOS晶体管泄漏电流和驱动电流的对比，32nm的能效相比45nm会有明显提高──要么能在同样的漏电率下提高晶体管速度(14-22％)，要么能在同样的速度下降低漏电率(5-10倍)。因此由于上述改进，电路的尺寸和性能均可得到显著优化。
<P align=center><table cellspacing=0 cellpadding=0 border=0><tr><td><IMG id=mainImage src="http://photocdn.sohu.com/20100107/Img269440819.jpg"></td></tr></table>
<P align=center>　　图: 32纳米技术针对漏电电流做出了优化
　　3：32纳米还采用了第四代应变硅技术， 可将晶体管体积缩小大约30％，从而有利于提高晶体管的性能，同时也使得英特尔可以争取更多的时间和机会进行更多技术创新。