惊人的决定：台积电28nm制程节点转向Gate-last工艺背景分析

去年夏季，一直走Gate-first工艺路线的台积电公司忽然作了一个惊人的决定：他们将在其28nm HKMG栅极结构制程技术中采用Gate-last工艺。不过据台积电负责技术研发的高级副总裁蒋尚义表示，台积电此番作出这种决定是要“以史为鉴”。以下，便让我们在蒋尚义的介绍中，了解台积电28nm HKMG Gate-last工艺推出的背景及其有关的实现计划。

Intel在其发布的《45nm High-k+Metal Gate Strain-Enhanced Transistors》中对Gate-last和Gate-first的工步区别对比

说明：Gate-last是用于制作金属栅极结构的一种工艺技术，这种技术的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火工步完成之后再形成金属栅极；与此相对的是Gate-first工艺，这种工艺的特点是在对硅片进行漏/源区离子注入操作以及随后的退火工步完成之前便生成金属栅极。

Intel是Gate-last工艺的坚决拥护者，从45nm HKMG制程起便一直在采用这种技术；而IBM/AMD/Gloubalfoudries则坚决固守Gate-first工艺；台积电则过去支持Gate-first，最近表态支持Gate-last工艺。

控制Vt门限电压--台积电转向Gate-last工艺的起因：

据蒋尚义介绍，20年前，半导体产业也同样面临类似的难题，当时的半导体厂商计划在NMOS/PMOS管中统一采用N+掺杂的多晶硅材料来制作栅极，不过“厂商们发现当在PMOS管中采用这种栅极材料之后，管子的性能表现并不好，管子的Vt电压很难降低到理想的水平。为此，有部分厂商试图往PMOS管的沟道中掺杂补偿性的杂质材料，以达到控制Vt的目的。不过此举又带来了很多副作用，比如加剧了短沟道效应对管子性能的影响能力。”

他继续介绍称，“和20年前一样，我们现在又遇到了如何控制Vt（管子门限电压）的难题。”，如今的Gate-first+HKMG工艺同样存在很难控制管子Vt电压的问题。尽管厂商可以在管子的上覆层（capping layer）上想办法对这种缺陷进行补偿，不过蒋尚义称这种方案“其复杂和困难程度相当高”。

如何保证由Gate-first转向Gate-last工艺的管芯密度不变：

不过，要从传统的Gate-first工艺转换到Gate-last工艺，不仅需要芯片代工厂商对工序和制造工艺进行调整，还需要电路的设计方对电路的Layout设计进行较大的调整，唯此才能在转换工艺后保持产品的管芯密度不变。而台积电则表示他们已经在于客户商讨如何调整电路设计方案，以适应Gate-last工艺的要求等事宜。

蒋尚义表示：“Gate-last工艺当然也存在一些局限性。比如这种工艺制出的管子结构很难实现平整化。不过如果设计方的Layout团队能够在电路设计方面做出一些改动，那么就可以克服这个问题，使Gate-last工艺制作出来的芯片的管芯密度与Gate-first工艺相近。总之如果要改用Gate-last工艺，要想生产出优质芯片，代工方和设计方都要费些心思。”

目前台积电的设计服务团队正与大客户的电路设计Layout团队一起合作解决这些问题。蒋尚义表示在台积电和客户的积极合作之下，采用Gate-last工艺制作出来的芯片管芯密度完全可以达到Gate-first工艺的水平：“有的客户一开始的时候抱怨连连，曾一度表示如果采用这种新工艺，那么产品的管芯密度很难与Gate-first保持一致，不过经过我们多次面对面的商谈讨论，客户们已经完全接受了这种新的工艺。”

Gate-last工艺的边缘效应：可为PMOS管沟道提供额外的硅应变力：

另外，据蒋尚义介绍，台积电的Gate-last工艺不仅解决了主要问题，而且还可以为PMOS管沟道提供额外的硅应变力（其原理与Intel HKMG Gate-last工艺能为PMOS管沟道提供额外硅应变力的原理是相同的）。